디지털집적회로 - 16-bit Adder(2)(진행중)

Specificaton: 16비트 덧셈을 수행할 수 있는, 작은 면적과 낮은 딜레이를 가지는 덧셈기
Topology: Han-Carlson Adder
- 선정이유: Kogge-Stone Adder와 Brent-Kung Adder를 합쳐놓은 구조로, VLSI설계에 적합하다고 판단했기 때문이다.
K-S은 logic depth가 낮은 장점이 있어 delay는 낮지만 logic unit이 많고 fanout을 줄이기위해 wiring이 복잡하다.

B-K는 logic unit이 적고 wiring이 단순하지만 logic depth가 깊어 delay가 좀 높다.

H-C Adder의 덧셈 logic이다.

앞단의 P-G Generator를 거쳐 중앙의 Black Cell과 Grey Cell을 통해 sum과 cout출력에 필요한 logic이 연산되며, 마지막단의 xor을 통해서 sum과 cout이 출력되는 구조이다.

앞줄의 15~0은 각각 P_15_15, G_15_15 ~ P_0_0, G_0_0를 만들어내는 1개의 PG Generator이다.
실제 16bit Adder 구현시에는 cout, sum16을 위해서 a16,b16을 입력받아 P_16_16, G_16_16을 만들어 내는 logic unit이 필요함.

Schematic

H-C Schematic

입력 a1, b1, cin ~ a16, b16까지 입력받아 sum1 ~ sum16, cout을 출력해내는 H-C Adder의 덧셈기 구조이다.
집적회로든, board level의 회로든 schematic을 간결하고 명확하게 구현하는 것이 중요하다.

복잡한 schematic은 가독성이 떨어져 오류 수정이 어렵고, wire를 실제로 연결하는 것이 단순하지만 시간을 오래 잡아먹으며 지루하여 오류를 쉽게 일으킬 수 있기 때문에, 블럭을 간결하게 그래서 wire가 복잡하게 꼬이지 않도록 하는 것이 중요하다.

Layout

standard cell방식으로 구현한 H-C Adder 최종 layout이다.