코멘토 직무 부트캠프_칩 설계의 모든 것 3주차 Layout Design (진행 중)

3주차 과제는 Layout Design이다.  

 

1주차 때 설계한 Two-stage Op-amp/Rail-to-rail Op-amp를 Layout 설계, Nand2의 Schematic과 Layout 설계, 기본 Standard Cell을 이용하여 Metal Routing으로 Half Adder설계, Analog와 Digital Block이 한 칩에 존재하는 Mixed Signal Chip 설계시 주의해야할 점 조사하는 것이 목표이다.

 

학부 때 배운 디지털 집적회로에서 어지간한 Logic Gate는 다 설계해봐서, Nand2, Half Adder 설계는 어렵지 않았지만, 3주차 과제를 하면서 많은 것을 배웠다. 

 

1. Full Custom Layout

아날로그 회로는 디지털 회로처럼 1, 0논리 값을 처리하는 회로가 아니기 때문에 Standard Cell방식을 이용하지 않고, 한 땀 한 땀 Full Custom Layout을 진행한다는 것은 알고있었지만 (디지털집적회로에서도 장인의 영역이라고 하셨다.) 왜 그런지는 몰랐었는데, 이번 과제를 하면서 그 이유와 원리에 대해서 자세히 알 수 있었다.

 

1주차 과제인 Rail-to-rail Op-amp를 설계할 때, Bias전류가 수십nA만 틀어져도 Bias Point가 깨져(포화영역을 유지하지 못해) 증폭기의 gain이 100dB에서 50dB로 급격하게 떨어지는 것을 관찰 했었다. -> 레이아웃 제대로 안 하면 산포에 의해서 깨질 수 있는 값이다.

 

<Process Variation>

웨이퍼에 도핑, 리소그래피.. 등 공정을 하면 100%이상적으로 의도한대로 되지 않고, 도핑농도나 그런 값이 선형적이든 비선형적이든 오차값을 갖는다. 

Process Variation의 예시 Ion implantaion 과정에서 발생하는 Shadowing Effect로 같은 기판에서 도핑농도가 다르기 때문에, Multi-finger기반의 Common-centroid 방식으로 layout할 때, 도핑농도를 고려해서 전류방향을 잡아줘야 한다. 

<Multi-finger>

아날로그 회로는 주파수 응답이 특히나 중요하다. 스케매틱에서 구현한 회로를 레이아웃으로 옮길 때, Diffusion 영역의 기생커패시턴스는 회로가 의도한대로 주파수 응답(Phase Margin 등)을 나타나지 못하게 할 수 있다. 따라서 하나의 긴 Poly gate가 아닌, unit size로 나누어 diffusion width를 줄인 Mult-finger를 적용한다.

Multifinger를 쓰려면 gate poly를 90도로 꺾어야 하는데, 공정이 미세화된 디지털 회로는 gate poly를 90도 꺾는 것이 허용이 되지 않지만, 미세화보다는 노이즈에 강하고(노이즈는 L에 반비례) 성능자체가 중요하기 때문에, 비교적 두꺼운 gate poly를 사용하므로 multi-finger구현이 용이하다.

 

<Mismatch Reduction>

따라서 Process Variation에 의한 노이즈 내성과, Multi-finger방식을 적용하여 interdigitization 또는 common-cetroid 방식의 layout 기법을 이용한다. 이때, width가 같은 unit size cell을 이용하여 큰 소자하나를 만드는데, 디지털회로에서처럼 diffusion을 공유하는 방식은 mismatch를 기울 우려가 있어 잘 사용하지는 않는다.

 

Two-stage Op-amp의 schematic과 Layout

<Resistor>

VLSI환경에서 저항은 Poly-silicon을 이용하며, 특별한 경우에 diffusion영역으로도 구현한다.

 

<Capacitor>

VLSI환경에서 커패시터는 메탈-절연체-메탈(M-I-M)으로 구현한다. 한번에 큰 커패시터를 만드는 것이 아닌, 위의 MOSFET와 같이 Unit size cell을 이용하여 작은 커패시터를 여러개 만들어 Mismatch를 줄이는 방향으로 구현한다.

 

"Analog 회로의 Layout이 정말 장인의 영역이라는 것을 배울 수 있었다.

 

2. Mixed Signal Layout

 

Digital과 Analog Block이 하나의 Chip에 같이 있는 Mixed Signal Chip에서는 Latch-up을 주의해야한다. Digital Block에서 사용하는 클럭 신호, High, Low 신호는 무수한 정현파의 합으로 이루어져 있어 고주파 Harmonics가 존재한다. 고주파신호는 Chip의 각종 기생커패시턴스 성분을 타고 넘나들 수 있는데(Zc=1/jwC) 특히 substrate를 타고 아날로그 Block으로 넘어갈 수 있다. dV/dt가 큰 고주파 신호는 기판의 기생 p-n-p, n-p-n(p-n-p-n SCR)를 켜게된다. Positive Feedback으로 작용하여 일시적으로 큰 전류가 흐르게 되어 Chip의 배선을 타게한다.

1. Latch-up 2. Clock으로 이용되는 Pulse의 Harmonics 3. Latch-up으로 타버린 배선

 

이를 방지하기 위해서 각 영역의 PDN을 따라서 혹은 단독적으로 Guard Ring이라는 도핑영역을 만들어 노이즈가 통하지 않도록 한다.

Guard Ring

3. Digital Layout

 

<Lambda Design Rule>

Lambda값 기반의 Design Rule을 이용하면, 코딩이나 Spice 시뮬레이션 등에서 특정값을 Parameter화 해서 값을 바꿀 때, 전부다 바꾸지 않고 Parameter값만 바꾸면 된다는 장점이 있다. PDK관리가 쉬워진다.

 

디지털회로의 Layout 그자체 보다는, Digital Standard Cell이나 IP Block 개발이 더 중요한 것 같다. 좀 더 파운드리스러운 업무.

디지털회로는 클럭을 어떻게 맞춰서 빠르게 하거나, 아키텍쳐를 어떻게 구상해서 rtl 짜거나 하는게 Layout보다 좀 더 중요한 것 같다. 어차피 rtl 합성 컴파일러가 placement나 이런 것까지 다 해주고 ICC2r같은 auto P&R Tool이 있으므로...

 

디지털 회로 아키텍쳐 설계가 더 메인이다! 그러니 디지털 회로를 구상하는 방법을 기르자.

 

 

아날로그가 좀 더 재밌게 느껴지기는 한다? 그리고 아날로그회로가 정말 전자과 스럽다고 느껴진다..!